AMD는 2 나노 서버 프로세서 배치를 공개하며, 2027년 양산을 목표로 하고 있습니다

AMD는 In Depth 기술 포럼에서 서버 프로세서 및 칩 간 상호 연결 레이아웃을 공개했습니다. Venice는 TSMC N2 공정과 CoWoS-L 고급 패키징을 채택하고, 고 프레임 팬아웃 브리지(EFB)를 도입했으며, 후속 Verano는 N2P 공정을 사용할 예정입니다. AMD 서버 아키텍처 책임자 Mahesh Subramony는 연산 코어가 증가함에 따라 칩 간에 더 많은 데이터를 전송해야 하며, EFB가 짧은 거리 상호 연결을 통해 전력 소비와 지연 시간을 줄인다고 밝혔습니다. AMD는 데이터 센터 CPU 시장 규모가 2025년 약 260억 달러에서 2030년 약 2200억 달러로 증가할 것으로 예상하며, 연평균 성장률은 50%를 초과할 것으로 보입니다.

패키징 협력 측면에서, 일월광과 실리콘웨어가 웨이퍼 레벨 2.5D 브리지 상호 연결 개발 및 검증에 참여하고 있으며, AMD와 리청은 패널 레벨 EFB 상호 연결 검증을 완료했습니다. AMD는 2026년 5월 대만 산업 시스템에 100억 달러 이상을 투자하여 전략적 협력 및 고급 패키징 능력을 확대할 것이라고 발표했습니다. 제품 진행 상황 측면에서, Venice SP7 플랫폼은 출하되었으며, 기업 시장을 위한 SP8은 2027년 상반기에 공급될 예정이고, Verano와 Venice-X는 같은 해 하반기에 출시될 예정이며, 관련 서버 프로세서 제품은 2027년 양산을 목표로 하고 있습니다.